“我们所得到的最初报告数据显示，PCIe 4.0是可行的──我们还需要厘清细节，但那是可行的；”PCI SIG主席Al Yanes在该组织近日于美国举行的年度开发者大会(developers conference)期间的记者会上表示。目前正有一个成员包括AMD、HP、IBM与Intel等厂商在内的探勘小组，用芯片、通道、封包、插槽等对新版标准规格进行模拟，他们确认16 GT/s的速率是可行的，而最终报告将在今年底公布。

  PCI SIG串列式通讯技术组主席Ramin Neshanti表示：“我们大家都认为铜线技术还能有更进一步的发挥，因此还没有转向光学技术。”PCI SIG花费近4年时间才敲定8 GT/s的第三代PCIe规格，因为该新版规格需要全新的讯号编码与等化(encoding and equalization)架构；第四代PCIe所需时间应该差不多，但Neshanti表示，这一次工作重点会比较少着墨硅芯片部分，而主要是在于讯号通过的板级通道(board-level channel)部分。

  值得一提的是，PCIe 4.0的传输距离将会由3.0版的20英吋，缩短到约8~12英吋；如果工程师需要更长的传输距离，会要使用到中继器(repeater)，这会成为PCIe芯片颇具潜力的应用领域。此外，4.0版的电路板在大多数情况下要采用新的材料、通孔(via)设计，与改善讯号完整性的向下相容连接器设计，以减少阻抗不连续(impedance discontinuities)；“我们大家都认为我们在芯片微缩方面已达到极限了；”Neshanti同时也在Intel担任I/O标准部门的经理。

  这对于过去从未要求电路板制造商做出大幅改变的PCIe社群来说是个重大转变，通常PCI SIG都把最困难的问题丢给芯片厂商，例如AMD、Intel、NEC等等，为供应链中技术反而比较不复杂的PC主板与系统制造商减轻许多负担。

  然而，芯片领域还是得面临许多转变。PCIe 3.0版的收发器(transceiver)是首度采用讯息讯号(massage signal)技术，以及单输出决策回授等化器(decision feedback equalization，DFE)；第四代的收发器会要使用到多输出DFE，但还不清楚会要使用到多少输出。

  “新版标准也会带来测试设备业者的大量投资需求，他们可能会开发一些非常创新的探测解决方案(probing solutions)，无论是芯片上的或是以某种外挂的方式。”Neshanti表示，包括Agilent、LeCroy与Tektroinix都是有参与新版标准订定的量测业者：“但我们还不知道哪种技术会领先加快脚步。”

  据了解，目前PCIe 4.0标准工作主要聚焦于物理层设计的电气与模拟层面；跟着时间推移，探勘工作将会转向逻辑层，以及减少延迟(latency reduction)、前向纠错(forward error correction) 、更深层管线(deeper pipelining)与错误报告/控制等领域的协议改善。

  总而言之，新一代标准也会导致成本的增加，特别是需要维持目前较长传输距离的那些应用；但PCI SIG会致力于将额外成本缩到最小：“PCIe能够生生不息，主要是因为其无所不在( ubiquity)与低廉成本。”Neshanti表示。

  市场对于速度的需求是显著的，特别是绘图卡与网路交换器等耗频宽的应用，都是推动PCIe 4.0 的力量；双埠40Gbps乙太网路与單埠100G乙太网路板卡的设计厂商，也会需要该4.0标准，以避免可能得用到16路(lane) PCIe 3.0 时所增加的成本。“转接器厂商会因为成本因素，偏好采用8路的配置。”Yane解释。

  在此同时，工程师们正在将8GT/s的PCIe 3.0产品推向市场；至少有14家包括IP供应商、软体厂商与量测业者，已宣布支援PCIe 3.0。到目前为止，已有来自一线款系统，参与了PCIe 3.0的相容性测试大会(plugfest)：“他们提供的产品都在原型阶段，还没完成相容性的除错，因此也还没准备好上市。”Yanes表示。

  PCI SIG 预期在明年初公布通过相容性测试的产品清单，并将在今年于美国硅谷与台湾再举办三场测试大会。“PCIe 3.0在电子设计方面比前几代标准复杂得多，因此我们也正在收集来自成员开发第一代产品的经验回馈。”Neshanti 表示。